1.NanoCore/src at master · JunnanLi/NanoCore · GitHub

简介：顺序双发射RISC-V处理器，但是没有readme，没有文档和架构图，csdn文档：手搓顺序双发射RISC-V核（支持32IM指令）——IFU详解_riscv多发射-CSDN博客

2.(GitHub - chipsalliance/Cores-VeeR-EH1: VeeR EH1 core)

简介：SweRV EH1，SweRV EH1是WD开发的其中一款RISC-V core，支持RV32IMC，双发射，单线程，9级流水，性能应该说是相当不错，28nm可以跑到1GHz。而且还有份详细的文档，不愧是大厂出品。

3.(https://github.com/ridecore/ridecore)

4.rsd-devel/rsd: RSD: RISC-V Out-of-Order Superscalar Processor

5.[vroom].(https://github.com/MoonbaseOtago/vroom)

6.[biriscv].(http://github.com/ultraembedded/biriscv)

32位双发射6-7级流水线IMZ